（原标题：0.7nm工艺七天探花 白虎，最新共享）
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近二十年来，东说念主们如故通晓地意识到，受摩尔定律启发的纯尺寸缩放不再是预测 CMOS 本领节点演进的独一经营。第一个迹象出当今 2005 年控制，其时固定功率下的节点到节点性能改良（称为 Dennard 缩放）开动放缓。缓缓地，半导体行业开动用其他本领立异来补充以光刻为中心的缩放，以保握性能-功率-面积-资本上风：晶体管级的材料和架构探索、标准单位级的想象本领协同优化以及由 3D 集成本领完了的系统本领协同优化。
在晶体管层面，由于尺寸缩小而导致的性能下落源于短沟说念阵势。栅极长度大幅减少和导电沟说念裁减的聚拢导致走电流增多，即使栅极上莫得施加电压亦然如斯。相似，源极和漏极对缩小沟说念区域的影响也急剧增多。
这些短沟说念效应推动了芯片行业从平面 MOSFET 过渡到 FinFET，最近又过渡到用于高性能测度打算诓骗的全栅 (GAA) 纳米片晶体管。这些架构立异使栅极粗略从头获取对传导通说念的静电适度。纳米片晶体管系列有望在与标准单位级立异相聚拢的情况下，以至少三代本领继续逻辑缩放阶梯图。其中包括先进的互连和中线决策以及后面供电辘集 (BSPDN) 的引入。
互补 FET （complementary FET）或 CFET 将成为下一个游戏程序蜕变者，通过将 n 和 p 沟说念堆叠在一说念，不错进一步减少面积。Imec 预测将从 A7 节点开动引入它，将 imec 本理解线图至少延长到 A3 代。就像在 GAA 纳米片晶体管中一样，栅极（当今为 n 和 p 所共有）统统包裹在 Si 沟说念周围和之间，确保最猛进度的静电适度。
2D材料初学
但最终，即使在 CFET 晶体管期间，短过说念效应也会再次使进一步的缩放变得复杂。晶体管栅极和通说念长度的不停减少需要更薄的半导体沟说念来舍弃电流流动的旅途，从而舍弃器件关闭时电荷载流子裸露的契机。要将 CFET 晶体管移至传导通说念长度低于 10nm 的 A2 晶体管本领节点，Si 沟说念的厚度也应缩小到 10nm 以下。但在如斯薄的 Si 沟说念中，电荷载流子的迁徙率和晶体管的导通电流开动急剧下落。
这恰是 2D 半导体（尤其是过渡金属二硫属化物 (MX2)）提供契机的处所（图 1）。在这些半导体中，原子胪列在层状晶体中，单层厚度仅为 ~0.7nm，从而允许相配薄的沟说念。此外，它们有望保握相对较高的载流子迁徙率，而与沟说念厚度无关。这使得最终的栅极和沟说念长度缩放成为可能，而无需惦念短沟说念效应。
先进节点中的 2D 材料集成：挑战
2D 沟说念材料在最终缩末节点上所能完了的宏大性能飞跃引起了主要芯片制造商和该领域学术魁首的兴味。令东说念主饱读吹的是，他们如故开动在研发上参加巨额资金，以克服在首先进节点中引入 2D 材料的控制。2D 材料集成如实带来了一系列挑战，增多了 A2 节点引入的资本和集成责任量。
开赴点在2D 材料的千里积方面，存在千里积 2D 材料层的挑战。关于需要高性能成就的诓骗，不错死守两种主要门道：(1) 在方向基板上径直滋长 2D 材料，(2) 在“滋长基板”上滋长，然后将该层转化到方向基板。
2D 材料的径直滋长往往需要特定的基底，况兼需要在高温（~1000°C）下进行。如果需要与工业兼容的工艺和材料，则滋长基底可能不稳妥迷惑高结晶度——这会责怪薄膜的性能。尽管如斯，径直滋长不错提供保形性、晶圆级笼罩率和与工业工艺的兼容性。
在第二种方法中，滋长不错在外来的“逸想”衬底（如蓝坚持）上进行，从而成心于高性能薄膜的生成和随后转化到方向晶圆上。转化自己不错在比径直滋长情况低得多的温度下进行（约 300°C）。关联词，转化引起的工艺局面数目的增多可能会影响芯片制造工艺的资本和良率。
第二个挑战事关栅极堆叠集成，具体触及栅极堆叠集成和电介质千里积。具有讽刺意味的是，2D 材料不错作念得如斯薄的原因亦然使电介质千里积复杂化的原因。组成 2D 材料的各层通过相配弱的范德华 (vdW) 力垂直地互相聚拢，使名义大部分钝化 - 莫得任何悬空键。这对在 Si 上效果很好的千里积本领的使用建议了挑战，包括依赖于与名义悬空键互相作用的原子层千里积 (ALD)（图 2）。
比年来，imec 和最初的芯片制造商取得了考究的发扬，并已展示了具有集成栅极堆栈的 n 型纳米片 2D 沟说念——尽管主若是在基于现实室的成就上。
低电阻源/漏战争
第三个主要挑战是低电阻源/漏战争的变成。关于 Si，源/漏战争是通过将金属与源/漏区战争而变成的，在界面处变成肖特基势垒。然后不错通过隧穿将电荷载流子注入源极。为了确保低电阻源/漏战争，诓骗了两种要津本领：(1) 源/漏区重掺杂；(2) 硅化物的变成。关联词，这些使能本领很难在薄层 2D 材料上完了，这促使商量东说念主员探索替代处分决策。
2D 材料的掺杂 2D 材料的掺杂不仅关于获取低电阻战争至关迫切。它亦然养息沟说念中的阈值电压 (Vth) 和责怪探问电阻所必需的。与 3D 材料不同，使用传统离子束注入对 2D 材料进行替代掺杂会大大责怪材料的传输特色。由于其极薄的性质，即使替换晶格中的一个原子对 2D 材料的影响也比 3D 材料大得多。其他掺杂本领正在探索中（举例静电掺杂或名义掺杂），但仍然莫得明确的处分决策。
p 型和 n 型 FET CMOS 本领诓骗依赖于 n 型和 p 型 FET 的组合。在标准 CMOS 本领中，Si 用于变成两种类型的 FET。但迄今为止尚未发现任何 2D 材料不错完了这小数：用于 n 型（举例 MoS2）的最好材料不是用于 p 型 FET 的最好材料（WSe2 最有出息）。
晶圆厂集成以及对提高可靠性和可变性的需求终末，直到最近，商量主要在现实室中进行，在那边不错在厘米级的试样上获取“hero”成就。关联词，需要付出宏大的斥地勤勉技艺将这些工艺擢升到工业领域，与 300 毫米晶圆集成兼容。同期，需要提高可靠性并大大责怪可变性。
在性能较低的成就中引入 2D 材料
当最初的芯片制造商和大学团体正在寻求在首先进的 CFET 架构的传导通说念中引入 2D 材料的处分决策时，imec 却选拔了不同的神色——这是由好多集成挑战和预期资本所驱动的。
为了减少引入 2D 材料的责任量和预期资本，imec选拔将它们分阶段引入不太先进的节点和性能较低的成就中。imec开动将模块斥地和 300 毫米晶圆工艺斥地重心放在平面 2D 成就上。当需要将它们集成到相配复杂的 CFET 架构中时，咱们不错依靠咱们所学到的学问。
2D 材料将如故引入 300 毫米晶圆厂，处分决策将准备好用于电介质千里积和源/漏战争变成，况兼将探索提高可靠性和可变性的门道。底下将更顾惜地描画 imec 的方法。
A7 本领节点中的平面 2D nPFET
Imec 正死力于于在 imec 逻辑本理解线图的 A7 节点中开赴点引入基于 2D MX2 的成就（图 3）。在翌日这一代本领中，具有 Si 沟说念的 CFET 将组成高性能逻辑 CMOS，电源将通过 BSPDN 路由到这些逻辑成就，终末一级缓存存储器可能通过先进的 3D 集成本领相接到逻辑 CMOS。平面 2D MX2 成就的契机是外围成就，位于后端坐褥线 (BEOL) 甚而晶圆的后面。想想低压差稳压器 (LDO) 和较低性能的电源开关，它们掀开（和关闭）逻辑 CMOS 成就块。
imec 商量东说念主员的模拟标明，具有 MX2 通说念的平面 nMOS 成就相配有远景，稳妥此类诓骗。在晶圆后面或 BEOL 中，将有更多空间可用于完了它们。因此，与（喜跃的）正面临应物比较，它们的占用空间不错放宽，从而为更大的平面成就架构（n 型或 p 型）留出空间。关于这些诓骗，层转化是首选的千里积本领：BEOL 和后面处理皆将可用的温度预算舍弃在 400°C 以下，以免责怪正面已有成就的性能。在这些低温下（以工业兼容的神色）径直滋长 2D 材料具有挑战性，因为它可能会导致质料差的层。
A3 节点中的平面 2D n 和 pFET ，将材料插入 imec A3 本领节点的斥地责任也正在进行中。在这里，imec 预测将迟缓过渡到 CMOS 2.0 - 这是一种范式转化，它允许通过将混书册成引入测度打算片上系统 (SoC) 来开释摩尔定律的后劲。它通过将 SoC 从头别离为不同的功能层（借助 STCO）并使用先进的 3D 互连和后面本领从头相接它们来完了这小数。无需为 SoC 的每个功能部分使用首先进的节点，而是不错使用最相宜其敛迹条款的本领选项来构立功能层（图 4）。需要极点成就密度的层（举例，密集逻辑）将由最具领域的本领（即 CFET）组成。
CMOS 2.0 允许在 SoC 的不同层中胜利引入 2D 材料。举例，电源开关当作晶圆后面有源互连的一部分，或平面 MX2 成就当作内存层的一部分。
基于 2D 的 GAA 纳米片和 CFET 上述斥地是在 300 毫米洁净室内进行的，与此同期，imec 也在探索在 GAA 纳米片晶体管中引入 2D 材料当作导电沟说念。这些商量是在现实室领域上进行的，但如实使用了与晶圆厂兼容的器具和工艺。这些商量的方针是处分 2D 材料集成对纳米片特定模块的影响，这将与恒久的 CFET 有关。磋商一下纳米片沟说念开释（即去除殉国层以变成纳米片沟说念）、里面终止层变成和替换金属栅极集成局面。
自拍偷拍网在性能较低的平面 MX2 FET 上获取的教悔：层转化、pFET 集成和可靠性提高。
300mm 模板化（templated growth）滋长和层转化：完了均匀、高质料 2D 单层的可行门道 2D 材料的模板化滋长和层转化是一种意念念的方法，不错在低于 400°C 的温度下在 300mm 方向晶圆上千里积高质料的 2D 材料层。通过模板化滋长，使用预界说的“模板化”基板（举例蓝坚持）将 2D 材料的滋长指令到一个单晶取向。之后，需要将横跨总共 300mm 晶圆名义的超薄层转化到方向晶圆上，而不会断裂。
在 2024 VLSI 上，imec 展示了 300 毫米 MX2 干式转化工艺历程（图 5），初度完了了可重叠的工艺，在晶圆上具有出色的均匀性（>99.5% 的景观良率）。此外，与其他层转化方法比较，颓势数目披露减少。获取这些打破性恶果的要津是在高性能键合时间使用键合前沿激发，并在开释临时载体时间使用光子脱键。键合前沿激发基于开赴点在晶圆中心施加键协力，然后向边际传播。这些本领被讲授不错削弱空闲变成，提高键合均匀性，况兼险些不会产生残留物。
这使得层转化成为 2D 材料千里积的可行选拔。所建议的工艺历程使用芯片行业人所共知的 300 毫米兼容制造局面 - 在 3D SoC 和芯片集成的配景下。
层转化诓骗于现实室 GAA 纳米片：考究的层一致性和质料 imec 团队将从平面成就上的层转化中获取的教悔诓骗于 GAA 纳米片测试器具。收尾夸耀，现实室 MX2 nFET 具有出色的一致性、均匀性和层质料。层转化是一种意念念的纳米片通说念变成方法（因此，也适用于 CFET），最好在低于 600°C 的温度下进行。
另外，imec 探索在较低温度下径直滋长 2D 材料，惟有在较小的选用区域千里积时技艺完了优质层。
至于用于基于 2D 的平面 pFET 的 300 毫米集成平台。到咫尺为止，大多数集成责任皆是在 n 型成就上进行的。在 IEDM 2023 上，imec 与英特尔配合，初度展示了 300 毫米集成平面 WSe2 pFET 晶体管，使用与 MoS2 nFET 访佛的工艺历程 。这些团队还对晶粒尺寸对成就性能和可靠性的影响进行了通晓的分析。
提高可靠性和可变性的门道 前几年，imec 和维也纳本领大学 (Tibor Grasser 考验的团队) 在量化基于 2D 材料的成就的可靠性和可变性方面取得了发扬。他们商量了二维层厚度、晶粒尺寸和取向以及二维滋长模板等对 300 毫米集成 MX2 平面器件性能的影响。他们还粗略找出可靠性和可变性问题的压根原因，咫尺正在勤勉寻找处分决策。
应酬剩余挑战：共同勤勉
尽管寰宇各地的多样商量小组皆取得了宏大的高出，但仍需要取得一些打破，以弥合先进节点巨额量制造的差距。Imec 觉得，与晶圆厂兼容的源极/漏极战争变成、可控掺杂以及 MX2 器件中 CMOS 的完了（即，将 p 型和 n 型 FET 集成在一说念）是翌日最要津的控制。处分这些问题需要共同勤勉，包括行业魁首、大学团体和商量机构以及器具斥地东说念主员。
跟着这些问题的处分，2D 材料的远景一派光明。它们不仅快活从 A7 开动股东逻辑膨胀阶梯图，而且它们的特色还允许将诓骗领域膨胀到逻辑以外。收成于其极低的关态电流，它们夸耀出镶嵌式 DRAM 诓骗的后劲——可能从 A7 节点开动。此外，“名义状”二维材料的传输特色相配容易受到纷扰，这使得它们相配稳妥概率测度打算甚而机器学习诓骗。
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